Синтезатор частоты схема структурная

синтезатор частоты схема структурная
Если вместо триггера сотен в эту же схему установить третий десятичный счетчик, то можно будет на этом же принципе реализовать ДПКД с коэффициентом деления от 1 до 999. Или, для ограничения нужного диапазона КД, использовать в старшем разряде неполный шифратор. Чем быстрее изменяется фаза во времени, тем больше частота генерируемого сигнала. Когда текущее значение числа достигнет 100 (верхняя временная диаграмма на Рис. 4) и во второй половине такта входной сигнал (А) установится в значение логического нуля, на выходе P0 сначала счетчика единиц (В), а затем и счетчика десятков (E) сформируется нулевой импульс. Значение дробности FRAC в синтезаторе можно изменять в широких пределах — от 0 до 4095. Функциональная схема синтезатора ADF4153 приведена на рис. 2. Программирование производится при помощи стандартного последовательного трех-проводного интерфейса. Фазовый шум такого синтезатора достаточно низок вследствие прямого синтеза.


Сигнал, передаваемый на этой частоте, может проходить через фильтры ПЧ вместе с рабочим сигналом. Для их запоминания при следующем включении питания нажать одновременно SA1 SA2. «Быстрая инструкция» по управлению. Стабильность обычно достигается применением фазовой автоподстройки частоты или прямого цифрового синтеза (DDS) с использованием опорного генератора с кварцевой стабилизацией.

Результирующий коэффициент деления входного делителя RIN получается равным где D равно 0 или 1, R лежит в диапазоне 1–15, T — 0 или 1. Кроме того, в схему введен дополнительный ОУ, позволяющий, например, преобразовать симметричный выход зарядовой помпы в несимметричный. Рис. 1.12. В данной схеме нормирование выборок осуществляется с помощью весовых множителей ( – дисперсия помех), для формирования которых используется канал измерения мощности помехи. Тем не менее, искажения высокого порядка также приходится учитывать при разработке архитектуры конкретного синтезатора.

Похожие записи: